See veebileht kasutab küpsiseid kasutaja sessiooni andmete hoidmiseks. Veebilehe kasutamisega nõustute ETISe kasutustingimustega. Loe rohkem
Olen nõus
"Eesti Teadusfondi uurimistoetus" projekt ETF7068
ETF7068 "Kõrgtaseme otsustusdiagrammidel põhinevad digitaalsüsteemide verifitseerimis- ja testimismeetodid (1.01.2007−31.12.2010)", Jaan Raik, Tallinna Tehnikaülikool, Infotehnoloogia teaduskond.
ETF7068
Kõrgtaseme otsustusdiagrammidel põhinevad digitaalsüsteemide verifitseerimis- ja testimismeetodid
Digital System Verification and Test Using High-Level Decision Diagrams
1.01.2007
31.12.2010
Teadus- ja arendusprojekt
Eesti Teadusfondi uurimistoetus
ETIS klassifikaatorAlamvaldkondCERCS klassifikaatorFrascati Manual’i klassifikaatorProtsent
4. Loodusteadused ja tehnika4.8. Elektrotehnika ja elektroonikaT171 Mikroelektroonika 2.2. Elektroenergeetika, elektroonika (elektroenergeetika, elektroonika, sidetehnika, arvutitehnika ja teised seotud teadused)100,0
PerioodSumma
01.01.2007−31.12.2007156 000,00 EEK (9 970,22 EUR)
01.01.2008−31.12.2008156 000,00 EEK (9 970,22 EUR)
01.01.2009−31.12.2009149 760,00 EEK (9 571,41 EUR)
01.01.2010−31.12.2010149 760,00 EEK (9 571,41 EUR)
39 083,26 EUR

Elektroonikakiipide väljatöötamise kulud kasvavad pidevalt ning test ja verifikatsioon on moodustamas üha suuremat osa kiipide projekteerimise maksumusest. Käesoleva grandiprojekti peamiseks eesmärgiks on välja töötada meetodeid digitaalsüsteemide diagnostikaks, testitavaks projekteerimiseks ja verifitseerimiseks, mis töötaksid süsteemitasemel, võimaldades seega parema skaleeruvuse näol tõsta kiibiprojekteerija töö tootlikust. Projektis käsitletakse järgmiseid teemasid: 1) skeemi modelleerimine süsteemitaseme testi ja verifitseerimise eesmärgil; 2) rikkemudelid ja algoritmid kiipide süsteemitaseme testigenereerimiseks; 3) uute verifitseerimisele orienteeritud kattemõõtude välja töötamine; 4) deterministlik testjada genereerimine jälgitavuse mõõtude katte jaoks; 5) hierarhilised rikkesimuleerimismeetodid; 6) sardtesti arhitektuurid järjestikskeemidele.
The cost of designing electronic chips is constantly rising with test and verification taking an ever-increasing part of them. The main goal of current project is to develop test, testable design and verification methods at the system level that would provide for better scalability, thus, improving the productivity of the designer. The following topics will be considered: 1) System-level modeling for test and verification; 2) Fault models and algorithms for system-level test generation; 3) Development of new verification-oriented coverage metrics; 4) Deterministic test generation for observability coverage metrics; 5) Hierarchical fault simulation methods; 6) Embedded test architectures for sequential cores.