See veebileht kasutab küpsiseid kasutaja sessiooni andmete hoidmiseks. Veebilehe kasutamisega nõustute ETISe kasutustingimustega. Loe rohkem
Olen nõus
"Muu" projekt G5637
G5637 "Kõrgtaseme testigenereerimine ja testitavuse analüüs digitaalskeemidele (1.01.2003−31.12.2005)", Jaan Raik, Tallinna Tehnikaülikool, Tallinna Tehnikaülikool, Infotehnoloogia teaduskond, Arvutitehnika instituut, Arvutisüsteemide diagnostika ja verifitseerimise õppetool .
ETF5637
G5637
Kõrgtaseme testigenereerimine ja testitavuse analüüs digitaalskeemidele
High-Level Test Generation and Testability Analysis for Digital Circuits
Kõrgtaseme testigenereerimine ja testitavuse analüüs digitaalskeemidele
1.01.2003
31.12.2005
Teadus- ja arendusprojekt
Muu
ETIS klassifikaatorAlamvaldkondCERCS klassifikaatorFrascati Manual’i klassifikaatorProtsent
4. Loodusteadused ja tehnika4.13. Mehhanotehnika, automaatika, tööstustehnoloogiaT120 Süsteemitehnoloogia, arvutitehnoloogia2.3. Teised tehnika- ja inseneriteadused (keemiatehnika, lennundustehnika, mehaanika, metallurgia, materjaliteadus ning teised seotud erialad: puidutehnoloogia, geodeesia, tööstuskeemia, toiduainete tehnoloogia, süsteemianalüüs, metallurgia, mäendus, tekstiilitehnoloogia ja teised seotud teadused).100,0
AsutusRiikTüüp
Sihtasutus Eesti Teadusfond
PerioodSumma
01.01.2003−31.12.2005274 411,00 EEK (17 538,06 EUR)
17 538,06 EUR
Eesti Teadusfond - > ETF uurimistoetus

Töö eesmärgiks on välja töötada uusi algoritme ja programme testide genereerimiseks ja testitavuse analüüsiks keerukatele digitaalskeemidele tuginedes nende korgemate abstrakstsioonitasemete kirjeldustele. Uuritavateks probleemideks on seejuures: - rikete modelleerimine korgtasemel ning korgtaseme rikkemudeli täpsuse hindamine loogikatasemel - otsustusdiagrammidel pohineva skeemimudeli genereerimine riistvara kirjelduskeelest VHDL - testitavuse mootude kasutamine korgtaseme testi kvaliteedi tostmiseks - kitsendused teede aktiveerimiseks korgtaseme testigenereerimisel ning nende lahendamine - optimaalse seadme algoritmi tsüklite arvu leidmine korgtaseme testi otsinguruumi piiramiseks Projekti oodatavateks tulemusteks on: - uus, täpsem korgtaseme rikkemudel, mis pohineb kinnitus- ja skanneerimistesti kombinatsiooni kasutamisel ning selle rakendamine korgtaseme testigeneraatoris - meetod ja tarkvara otsustusdiagrammide skeemimudeli genereerimiseks riistvara kirjelduskeelest VHDL - uus algoritm testitavuse mootude leidmiseks korgtasemel ning vastav tarkvaralahendus - uus, deterministlik algoritm ning vastav tarkvara korgtaseme testi kitsenduste lahendamiseks - meetodid ning tarkvara seadme algoritmi optimaalse tsüklite arvu leidmiseks korgtaseme testigenereermisel - projekti raames loodud tarkvaralahenduste integreerimine TTÜ-s välja töötatud testigenereerimissüsteemi DECIDER - eksperimentide läbiviimine rahvusvaheliselt tunnustatud näiteskeemidel välja töötatud lahenduste efektiivsuse hindamiseks
The main goal of the project is to develop new methods and software for test generation and testability analysis at high design abstraction levels of complex digital circuits. The problems to be investigated include: - High-level fault models and their accuracy assessment at the logic level - Decision diagram circuit model generation from hardware description language VHDL - Application of testability measures in improving the quality of high-level test - Constraints in high-level test path activation and constraint satisfaction methods - Automatic detection of time-frame limits for the test in order to reduce the search space in high-level test generation The following results are expected of the project: - New, accurate high-level fault model based on combining scanning and conformity tests and its application in high-level test pattern generation - Method and software for generating decision diagrams from hardware description language VHDL - New algorithm and software for testability analysis for high-level test pattern generation - New, deterministic algorithm and software for solving constraints in high-level test generation - Methods and tool for detecting optimal time-frame limits in high-level test generation - Integration of the methods and tools created during the project to the test generation system DECIDER that is being developed at Tallinn TU - Carrying out experiments on internationally acknowledged benchmark circuits in order to assess the efficiency of the implemented results.
KirjeldusProtsent
Alusuuring100,0